Intel a annoncé que la nouvelle implémentation comprend un contrôleur de débit en bauds et un contrôleur de refroidissement PCIe. Ces éléments sont utilisés pour surveiller la température du contrôleur ou de l’interface PCIe et pour limiter le taux de transfert pour des raisons de température. En d’autres termes, la limitation thermique sera prise en charge, c’est-à-dire la réduction de puissance lorsqu’une température critique est atteinte. Pour l’instant, la mise en œuvre va au-delà du standard et concerne la vitesse (horloges) des lignes individuelles. À l’avenir, c’est-à-dire avec PCIe 6.0 et versions ultérieures, il est prévu que ces exigences soient incluses dans la norme, et la limitation s’appliquera également à la largeur de l’interface (lorsqu’elle se réchauffe, le nombre de lignes actives serait réduit de , par exemple, 16 à 8,4 etc.).
Bien que la prise en charge de la limitation soit une surprise avec les interfaces PCIe actuelles, on aurait pu s’attendre à quelque chose de similaire avec PCIe 6.0. Rappelons qu’en juin cela fera cinq ans que l’on entend parler de PCIe 6.0, qui sera basé sur PAM4, la modulation d’amplitude d’impulsion. Le principe est que les deux états actuels (PCIe 5.0) à NRZ (0, 1) remplaceront quatre états (00, 01, 10, 11), de sorte qu’il sera possible de transférer 2x plus de bits à la même fréquence. Autrement dit, il sera possible (encore) de doubler la capacité de transfert, mais cette fois il ne sera pas nécessaire d’augmenter les fréquences d’horloge.
Mais chaque médaille a deux faces, et l’autre face est particulièrement moche dans le cas du PCIe 6.0. Faire la distinction entre quatre états au lieu de deux nécessite une pureté/intégrité du signal nettement plus élevée que NRZ, ce qui nécessite certaines précautions. Outre des tolérances plus serrées, qui seront plus coûteuses à mettre en œuvre, le PCIe 6.0 ne peut se passer de Forward Error Correction (FEC), un système de correction d’erreurs. Bien entendu, la mise en œuvre nécessitera du silicium supplémentaire, ce qui entraînera des coûts plus élevés. Pour ne rien arranger, pour la rétrocompatibilité avec NRZ (bien sûr des deux côtés, puisqu’une combinaison d’une carte PCIe ≤5.0 et d’une carte PCIe ≥6.0 ainsi qu’une carte PCIe ≥6.0 avec une carte PCIe ≤5.0 peut arriver) doit être un contrôleur PCIe 6.0 de chaque côté implémentant à la fois le support PAM4 et le support NRZ. Il s’agira donc de contrôleurs prenant en charge deux types d’interface PCIe en un. Ce qui coûtera encore une fois plus de silicium et donc plus d’argent.
Enfin, on peut rappeler l’avènement du GDDR6X, des mémoires construites précisément sur PAM4, qui ont apporté une augmentation de la consommation jusqu’à plusieurs dizaines de watts pour les cartes graphiques par rapport à une solution tout aussi puissante de la même architecture qui utilisait le GDDR6. En bref, maintenir la pureté du signal plus élevée requise pour le décodage PAM4 nécessite plus d’énergie, et l’interface consomme alors plus, chauffe davantage, et la limitation peut être le moyen de garantir que la température critique n’est pas dépassée et endommagée.
Du point de vue des PC, cependant, PCIe 6.0 est un avenir relativement lointain. Les cartes graphiques n’utilisent même pas encore PCIe 5.0, et les autres appareils ne disposent que de SSD, qui ont des besoins énergétiques nettement plus élevés par rapport à la génération PCIe 4.0, ils sont donc utilisés presque exclusivement dans les ordinateurs de bureau en raison des besoins de consommation et/ou de refroidissement. Si la génération de cartes graphiques prévue pour l’hiver 2024/2025 apportera le PCIe 5.0, on ne pourra pas compter sur les graphiques PCIe 6.0 dans le monde PC avant encore deux ans plus tard, soit vers l’hiver 2026/2027 ou plus tard.
2024-05-14 11:04:07
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