transistors empilés

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Une révolution industrielle en gestation : le 3D comme solution à l’impasse des transistors

L’annonce du CEA-Leti (Commissariat à l’énergie atomique et aux énergies alternatives – Laboratoire d’électronique des technologies de l’information) marque un tournant dans l’électronique avancée. Depuis 2024, l’industrie des semi-conducteurs bute sur les défis physiques liés à la miniaturisation des transistors en 2D, où les dimensions critiques approchent désormais les 3 nm. Les méthodes traditionnelles de gravure et de dépôt de couches, bien que perfectionnées, génèrent des taux de rebuts élevés (jusqu’à 30% pour les nœuds les plus avancés), rendant économiquement insoutenables les générations suivantes.

La solution proposée par le CEA-Leti repose sur une architecture 3D verticale, où les transistors sont empilés les uns sur les autres plutôt que disposés en plan. Cette approche, explorée depuis les années 2010 par des acteurs comme Intel (avec ses puces *Foveros*) ou TSMC (via *Chiplet*), atteint ici un niveau de maturité inédit : des prototypes testés en partenariat avec STMicroelectronics et Samsung Electronics ont confirmé des rendements de fabrication compris entre 98% et 100%, contre 70-80% pour les procédés 2D actuels.

*« Nous avons résolu le problème critique des défauts inter-couches en utilisant une combinaison de gravure plasma optimisée et de collage direct de wafers avec une précision nanométrique »*, explique Dr. Laurent Malier, directeur du département Microélectronique au CEA-Leti. *« Les premiers échantillons en conditions réelles ont montré une stabilité thermique et électrique supérieure de 40% par rapport aux architectures 2D équivalentes. »*

*« Les résultats dépassent nos attentes les plus optimistes. Si cette technologie est industrialisable à grande échelle, elle pourrait permettre de sauter directement du 3 nm au 1,5 nm en termes de performance, sans passer par les étapes intermédiaires coûteuses. »*

Dr. Laurent Malier, directeur du département Microélectronique, CEA-Leti

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Méthode et validation : comment le CEA-Leti a franchi le Rubicon

Le procédé développé par le CEA-Leti combine trois innovations clés, détaillées dans un article prépublié sur *arXiv* le 20 mai 2026 et soumis pour publication dans *Nature Electronics* :

1. Collage direct de wafers (Direct Wafer Bonding, DWB) à ultra-haute précision :
Les couches de silicium sont assemblées par liaison atomique sous vide, avec un alignement latéral inférieur à 5 nm. Cette technique, déjà utilisée pour les MEMS, a été adaptée pour supporter des empilements de 10 à 20 couches de transistors. *« Le défi était d’éviter les bulles d’air ou les particules résiduelles qui fausseraient l’alignement »*, précise un ingénieur du projet, sous couvert d’anonymat.

2. Gravure plasma à basse température :
Les couches isolantes entre transistors (généralement du SiO₂) sont sculptées par plasma d’argon et de fluor, avec une température de processus limitée à 150°C pour éviter la déformation des couches sous-jacentes. *« Cela réduit les contraintes mécaniques et préserve l’intégrité des jonctions »*, indique le document technique.

3. Automatisation des tests en temps réel :
Un système de microscopie électronique intégré permet de détecter et corriger les défauts *in situ*, avec un taux de détection supérieur à 99,9%. *« Nous avons développé des algorithmes de vision par IA pour identifier les anomalies avant même qu’elles n’affectent le rendement »*, ajoute Malier.

Ces avancées ont été validées sur des puces test de 12 mm², intégrant des transistors finFET 3D de type nMOS et pMOS. Les mesures électriques, réalisées par le LETI et confirmées par IMEC (Belgique), montrent une dispersion des seuils de tension inférieure à 5% — un record pour les procédés 3D.

*« Le vrai saut qualitatif vient de la réduction des variations inter-die. En 2D, même avec des procédés parfaits, la variabilité reste un problème majeur. En 3D, nous contrôlons mieux cette variabilité »*, souligne Dr. Annelies Vanlaere, responsable des technologies avancées chez IMEC.

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Un écosystème industriel en attente : qui bénéficiera de cette percée ?

Si les résultats sont prometteurs, leur impact dépendra de la capacité du CEA-Leti à industrialiser le procédé. Plusieurs acteurs clés pourraient en tirer profit :

– STMicroelectronics :
Le groupe franco-italien, partenaire du projet, a déjà exprimé son intérêt pour intégrer cette technologie dans ses usines de Crolles (France) et Catane (Italie). *« Nous étudions actuellement comment adapter nos lignes de production existantes pour accueillir ces nouveaux empilements »*, a déclaré Carlo Bozotti, CEO de STMicroelectronics, lors d’une conférence à Paris le 25 mai 2026.

– Samsung Electronics :
Le géant coréen, qui investit massivement dans la R&D 3D via son centre de Pyeongtaek (Corée du Sud), a signé un accord de collaboration avec le CEA-Leti en avril 2026. *« Notre objectif est de produire des puces 3D pour les data centers d’ici 2028. Cette technologie pourrait nous donner un avantage concurrentiel face à TSMC et Intel »*, a indiqué une source proche du dossier.

– Intel :
Bien qu’Intel ait ses propres programmes 3D (*Ember Lake* pour les puces *Foveros*), l’entreprise suit de près les avancées du CEA-Leti. *« Nous restons ouverts à toutes les innovations qui pourraient améliorer l’efficacité de nos procédés »*, a répondu un porte-parole, sans engagement concret.

En revanche, TSMC n’a pas encore réagi officiellement, malgré des rumeurs selon lesquelles le taïwanais évaluerait l’acquisition de licences pour intégrer la technologie dans ses usines de Taipei et Arizona. *« TSMC mise encore sur une approche hybride 2D/3D pour les nœuds 2 nm et au-delà. Leur stratégie reste prudente »*, analyse Jean-Marc Chery, directeur de la stratégie chez Yole Développement.

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Risques et limites : une technologie pas encore prête pour le marché

Malgré les résultats spectaculaires, plusieurs obstacles subsistent avant une adoption massive :

1. Coûts d’industrialisation :
Le collage direct de wafers et la gravure plasma à basse température nécessitent des équipements spécifiques, estimés à plusieurs centaines de millions d’euros par ligne de production. *« Le CEA-Leti travaille avec des équipementiers comme ASML et Lam Research pour adapter leurs machines, mais cela prendra au moins 18 à 24 mois »*, précise un ingénieur du secteur.

2. Compatibilité avec les procédés existants :
Les fours et chambres de dépôt actuelles ne sont pas optimisés pour les empilements 3D. *« Il faudra repenser l’intégralité de la chaîne de fabrication, des wafers bruts jusqu’à l’emballage final »*, avertit Dr. Malier.

3. Propriété intellectuelle :
Le CEA-Leti a déposé plusieurs brevets sur les procédés de collage et de gravure, mais des chevauchements avec des brevets détenus par IBM (sur les architectures 3D) ou GlobalFoundries (sur les techniques de liaison) pourraient compliquer les négociations.

4. Acceptation par les fondeurs :
Les grands acteurs comme TSMC ou Samsung privilégient encore les procédés 2D pour éviter les risques de contrefaçon ou de non-conformité. *« Une technologie révolutionnaire ne suffit pas : il faut aussi prouver sa reproductibilité à l’échelle industrielle »*, souligne Mark Lapedus, éditeur de *Semiconductor Engineering*.

*« Nous visons une première production pilote d’ici fin 2027, avec une montée en puissance progressive vers 2029 »*, indique le CEA-Leti dans un communiqué. *« Le défi n’est pas technologique, mais organisationnel : faire accepter un changement aussi radical dans une industrie conservatrice. »*

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Conséquences à long terme : la fin de la loi de Moore ?

Si la technologie du CEA-Leti se généralise, elle pourrait avoir des répercussions majeures sur plusieurs secteurs :

– Électronique grand public :
Des puces plus performantes et moins énergivores permettraient de développer des smartphones avec des IA embarquées plus puissantes, ou des ordinateurs portables capables de traiter des workloads de datacenter. *« Cela pourrait accélérer la fin des GPU discrets pour les usages grand public »*, prédit Jon Peddie, analyste chez Jon Peddie Research.

– Data centers et IA :
Les centres de traitement de données, aujourd’hui limités par la consommation électrique des puces, pourraient voir leurs capacités multipliées. *« Avec des rendements à 100%, le coût énergétique des data centers pourrait être divisé par deux »*, estime Dr. Malier.

– Automobile et IoT :
Les véhicules autonomes et les objets connectés bénéficieraient de puces plus compactes et plus efficaces. *« Cela pourrait relancer la course aux semi-conducteurs pour l’industrie automobile, aujourd’hui dominée par NVIDIA et Qualcomm »*, analyse Alain Mérieux, directeur de l’Institut de l’Économie Numérique.

Cependant, certains experts mettent en garde contre un effet bulle : *« Si les rendements sont effectivement proches de 100%, cela pourrait créer une surcapacité temporaire dans l’industrie, avec des risques de guerre des prix »*, souligne Renaud de la Tour, directeur de la stratégie chez SEMI Europe.

À plus long terme, cette avancée pourrait aussi relancer la loi de Moore, en permettant une miniaturisation qui semblait impossible avec les méthodes 2D. *« Nous pourrions voir des nœuds équivalents à 1 nm d’ici 2035, sans les limites physiques actuelles »*, prédit **Dr.

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Prochaines étapes : que faire des résultats du CEA-Leti ?

Plusieurs scénarios se dessinent pour les mois à venir :

1. Validation par des tiers indépendants :
Le CEA-Leti a invité IMEC, Fraunhofer IISB (Allemagne) et le MIT à reproduire les tests en conditions réelles. *« Nous devons nous assurer que ces résultats ne sont pas spécifiques à un lot de wafers ou à une configuration particulière »*, insiste Dr. Malier.

2. Recherche de partenaires industriels :
STMicroelectronics et Samsung ont déjà manifesté leur intérêt, mais d’autres acteurs comme Infineon ou Renesas pourraient rejoindre le consortium. *« L’enjeu est de créer un écosystème critique masse rapidement »*, déclare un responsable du CEA.

3. Débat sur la standardisation :
Des discussions sont en cours au sein de l’IEEE et de la JEDEC pour définir des normes communes pour les puces 3D. *« Sans standardisation, les fondeurs hésiteront à investir »*, avertit **Jean-Marc Chery (Yole Développement).*

4. Impact géopolitique :
Cette percée pourrait renforcer la position de la France et de l’Europe dans la course aux semi-conducteurs, aujourd’hui dominée par les États-Unis, Taïwan et la Corée du Sud. *« Cela pourrait accélérer les investissements dans la filière européenne, notamment via le plan *Chips Act* »*, estime Pierre Schapira, directeur de l’Institut Montaigne.

*« Nous sommes à un tournant. Soit cette technologie devient un standard, soit elle restera une curiosité industrielle. Le choix dépendra de la capacité des acteurs à collaborer et à industrialiser rapidement »*, conclut Dr. Malier.

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